Tervezés tesztelésre - Design for testing

A teszteléshez vagy a tesztelhetőséghez való tervezés ( DFT ) IC-tervezési technikákból áll, amelyek tesztelhetőségi jellemzőket adnak a hardvertervezéshez. A hozzáadott szolgáltatások megkönnyítik a gyártási tesztek fejlesztését és alkalmazását a tervezett hardverre. A gyártási tesztek célja annak igazolása, hogy a termék hardvere tartalmaz-e olyan gyártási hibákat, amelyek hátrányosan befolyásolhatják a termék megfelelő működését.

A teszteket a hardvergyártás folyamatában több lépésben alkalmazzák, és bizonyos termékek esetében felhasználhatók hardverkarbantartáshoz is az ügyfél környezetében. A teszteket általában olyan tesztprogramok hajtják végre, amelyek automatikus tesztberendezéssel (ATE), vagy rendszer karbantartás esetén magában az összeszerelt rendszerben hajtódnak végre. A hibák megállapításán és feltüntetésén (azaz a teszt sikertelenségén) túlmenően a tesztek képesek lehetnek a diagnosztikai információk naplózására is a tapasztalt teszt kudarcáról. A diagnosztikai információk felhasználhatók a hiba forrásának megkeresésére.

Más szavakkal, a jó áramkörből származó vektorok (minták) válaszát összehasonlítják a DUT (tesztelés alatt álló eszköz) vektorok válaszaival (ugyanazokat a mintákat használva). Ha a válasz azonos vagy megegyezik, az áramkör jó. Ellenkező esetben az áramkört nem a rendeltetésszerűen gyártják.

A DFT fontos szerepet játszik a tesztprogramok kidolgozásában, valamint interfészként a teszt alkalmazásához és a diagnosztikához. Az automatikus tesztminta generálás (ATPG) sokkal könnyebb, ha megfelelő DFT szabályokat és javaslatokat hajtottak végre.

Történelem

A DFT technikákat legalább az elektromos / elektronikus adatfeldolgozó berendezések kezdeti napjaitól kezdve alkalmazzák. Az 1940-es / 50-es évek korai példái azok a kapcsolók és műszerek, amelyek lehetővé tették a mérnökök számára, hogy "letapogassák" (azaz szelektíven ellenőrizzék) a feszültséget / áramot az analóg számítógép egyes belső csomópontjain (analóg letapogatás). A DFT-t gyakran olyan tervezési módosításokkal társítják, amelyek jobb hozzáférést biztosítanak a belső áramköri elemekhez, így a helyi belső állapotot könnyebben lehet ellenőrizni ( ellenőrizhetőség ) és / vagy megfigyelni ( megfigyelhetőség ). A tervezési módosítások szigorúan fizikai természetűek lehetnek (például egy fizikai szondapont hozzáadása a hálózathoz) és / vagy aktív áramköri elemeket adhatnak a vezérlés / megfigyelhetőség megkönnyítése érdekében (pl. Multiplexer behelyezése a hálózatba). Míg a belső áramkörök ellenőrizhetőségének és megfigyelhetőségének javítása feltétlenül fontos a tesztelés során, ezek nem az egyetlen típusú DFT. Más irányelvek például a vizsgált termék és a vizsgáló berendezés közötti interfész elektromechanikai jellemzőivel foglalkoznak . Példaként szolgálnak a szondapontok méretére, formájára és távolságra vonatkozó iránymutatások, vagy a szondahálóhoz kapcsolt vezetők nagy impedanciájú állapotának hozzáadására irányuló javaslat, hogy enyhítsék a hátsó vezetés által okozott károkat.

Az évek során az iparág sokféle többé-kevésbé részletes és többé-kevésbé formális iránymutatást fejlesztett ki és használt a DFT-áramkör kívánt és / vagy kötelező módosításaihoz. A DFT általános megértését a modern mikroelektronika elektronikus tervezésének automatizálása (EDA) összefüggésében nagymértékben befolyásolja a kereskedelmi DFT szoftver eszközök képessége, valamint a DFT mérnökök szakmai tapasztalata és tapasztalata, amelyek kutatják, fejlesztik , és ilyen eszközök használatával. A kapcsolódó DFT ismeretek nagy része a digitális áramkörökre összpontosít, míg az analóg / vegyes jelű áramkörök DFT-je valamivel a hátsó ülést veszi igénybe.

A DFT célja a mikroelektronikai termékeknél

A DFT befolyásolja a tesztfejlesztésben, a teszt alkalmazásában és a diagnosztikában alkalmazott módszereket, és attól függ.

Az iparban manapság alkalmazott legtöbb eszköz által támogatott DFT - legalábbis a digitális áramkörök esetében - a strukturális tesztelési paradigmán alapul. A szerkezeti teszt nem tesz kísérletet arra, hogy meghatározzuk az áramkör általános működését. Ehelyett megpróbálja ellenőrizni, hogy az áramkör helyesen van-e összeállítva néhány alacsony szintű építőelemből, ahogyan azt egy strukturális hálózati lista meghatározza . Például vannak-e az összes megadott logikai kapu , megfelelően működnek és megfelelően vannak-e csatlakoztatva? A kikötés az, hogy ha a hálózati lista helyes, és a szerkezeti tesztek megerősítették az áramköri elemek helyes összeszerelését, akkor az áramkörnek megfelelően kell működnie.

Vegye figyelembe, hogy ez nagyon különbözik a funkcionális teszteléstől , amely megpróbálja igazolni, hogy a tesztelés alatt álló áramkör funkcionális specifikációja szerint működik. Ez szorosan kapcsolódik a funkcionális ellenőrzés problémájához, amely meghatározza, hogy a hálózati lista által megadott áramkör megfelel-e a funkcionális előírásoknak, feltételezve, hogy megfelelően van felépítve.

A strukturális paradigma egyik előnye, hogy a tesztgenerálás korlátozott számú, viszonylag egyszerű áramköri elem tesztelésére koncentrálhat, ahelyett, hogy a funkcionális állapotok és az állapotátmenetek exponenciálisan felrobbanó sokaságával kellene foglalkoznia . Bár egyszerre egy logikai kapu tesztelésének feladata egyszerûen hangzik, akadályt kell leküzdeni. A mai rendkívül összetett konstrukciókban a legtöbb kapu mélyen beágyazva van, míg a tesztberendezés csak az elsődleges bemeneti / kimeneti (I / O) és / vagy néhány fizikai tesztpontokhoz van csatlakoztatva. A beágyazott kapukat tehát a beavatkozó logikai rétegekkel kell manipulálni. Ha a beavatkozó logika állapotalemeket tartalmaz, akkor az exponenciálisan felrobbanó állapottér és az állapotátmenetek szekvenálásának kérdése megoldhatatlan problémát okoz a teszt generálásában. A tesztgenerálás egyszerűsítése érdekében a DFT az akadálymentesség problémájával oldja meg azáltal, hogy megszünteti a bonyolult állapotátmeneti szekvenciák szükségességét, amikor megpróbálják ellenőrizni és / vagy megfigyelni, hogy mi történik valamely belső áramköri elemnél. Az áramköri tervezés / megvalósítás során megválasztott DFT választásoktól függően a komplex logikai áramkörökre vonatkozó strukturális tesztek generálása többé-kevésbé automatizált vagy önautomatizált [1] . A DFT módszertan egyik fő célja tehát annak lehetővé tétele, hogy a tervezők kompromisszumokat hozzanak a DFT mennyisége és típusa, valamint a tesztgenerációs feladat költség-haszon (idő, erőfeszítés, minőség) között.

Egy másik előnye az áramkör diagnosztizálása, ha a jövőben bármilyen probléma felmerül. Olyan, mintha néhány tulajdonságot vagy rendelkezést hozzáadna a tervezéshez, hogy az eszköz kipróbálható legyen bármilyen használat közben fellépő hiba esetén.

Várakozással tekintünk

Az iparág egyik kihívása az, hogy lépést tartson a chip technológia gyors fejlődésével (I / O szám / méret / elhelyezés / távolság, I / O sebesség, belső áramkör szám / sebesség / teljesítmény, hőszabályozás stb.) Anélkül, hogy folyamatosan frissítse a tesztberendezést. A modern DFT technikáknak tehát olyan lehetőségeket kell kínálniuk, amelyek lehetővé teszik a következő generációs chipek és részegységek tesztelését a meglévő tesztberendezéseken és / vagy csökkentik az új tesztberendezések igényeit / költségeit. Ennek eredményeként a DFT technikákat folyamatosan frissítik, például a tömörítés beépítését annak érdekében, hogy megbizonyosodjon arról, hogy a tesztelő alkalmazási ideje bizonyos határokon belül marad-e, amelyeket a vizsgált termékek költségcélja szab meg.

Diagnostics

Különösen a fejlett félvezető technológiák esetében várható, hogy az egyes gyártott ostyák chipei közül néhány tartalmaz olyan hibákat, amelyek miatt azok nem működnek. A tesztelés elsődleges célja az, hogy megkeresse és elválasztja a nem funkcionális chipeket a teljesen funkcionális chipektől, azaz egy vagy több válasz, amelyet a tesztelő a teszt alatt nem működő chipről rögzített, különbözik a várt választól. A teszt sikertelen chipek százalékos arányát tehát szorosan össze kell kapcsolni az adott chip-típus várható funkcionális hozamával. A valóságban azonban nem ritka, hogy az új chip típusú összes zseton, amely először érkezik a tesztpadlóra, elbukik (úgynevezett nulla hozamú helyzet). Ebben az esetben a chipeknek át kell menniük egy hibakeresési folyamaton, amely megpróbálja azonosítani a nulla hozamú helyzet okát. Más esetekben a teszt kiesése (a teszt százaléka sikertelen) lehet a vártnál magasabb / elfogadható, vagy hirtelen ingadozhat. A zsetonokat ismét elemzési folyamatnak kell alávetni, hogy azonosítsák a túlzott tesztkiesés okát.

Mindkét esetben rejthetõ el az alapvetõ probléma természetével kapcsolatos lényeges információ abban, ahogyan a chipek megbuknak a teszt során. A jobb elemzés megkönnyítése érdekében az egyszerű átadás / sikertelenséggel járó további hibainformációkat összegyűjtik a hibanaplóba. A hibanapló általában információkat tartalmaz arról, hogy mikor (pl. Tesztelési ciklus), hol (pl. Milyen tesztercsatornánál) és hogyan (pl. Logikai érték) a teszt sikertelen volt. A diagnosztika megkísérli a hibanaplóból levezetni, hogy a chipen belüli logikai / fizikai helyzetben melyik probléma valószínűleg indult. A diagnosztikai folyamaton keresztül nagyszámú hiba - kötetdiagnosztikának nevezett - futtatásával szisztematikus hibákat lehet azonosítani.

Bizonyos esetekben (pl. Nyomtatott áramköri táblák , multi-chip modulok (MCM-ek), beágyazott vagy önálló memóriák ) lehetséges a meghibásodott áramkör kijavítása. E célból a diagnosztikának gyorsan meg kell találnia a hibás egységet, és el kell készítenie a munkarendet a hibás egység javításához / cseréjéhez.

A DFT megközelítések többé-kevésbé diagnosztikai-barátságosak lehetnek. A DFT kapcsolódó célkitűzései a hibaadatok gyűjtésének és diagnosztikájának megkönnyítése / egyszerűsítése olyan mértékben, hogy az lehetővé tegye az intelligens hibaelemzés (FA) mintavételét, valamint javítsa a diagnosztika és az FA költségeit, pontosságát, sebességét és teljesítményét.

Beolvasás tervezése

A vizsgálati adatoknak a chipbemenetekről a tesztelés alatt álló belső áramkörökre történő továbbításához (röviden CUT-k) és a kimenetek megfigyelésének leggyakoribb módszerét szkennelési tervezésnek hívják. A letapogatás-tervezés során a tervekben szereplő regiszterek ( flip-flops vagy reteszek) egy vagy több letapogatási láncban vannak összekapcsolva , amelyek hozzáférnek a chip belső csomópontjaihoz. A tesztmintákat a beolvasási lánc (ok) on mozgatják , a funkcionális órajeleket impulzusok segítségével tesztelik az áramkört a "rögzítési ciklus (ok) során", majd az eredményeket áthelyezik a chip kimeneti csapjaira, és összehasonlítják a várt "jó" értékkel. gép "eredmények.

A szkennelési technikák egyértelmű alkalmazása nagyméretű vektorkészleteket eredményezhet a megfelelő tesztelési idő és memóriaigényekkel együtt. A teszt-tömörítési technikák megoldják ezt a problémát azáltal, hogy a szkennelési bemenetet a chip-en kibontják és a tesztkimenetet tömörítik. Nagy nyereség lehetséges, mivel általában bármelyik tesztvektornak csak a letapogatási lánc bitjeinek kis részét kell beállítania és / vagy megvizsgálnia.

A lapolvasási terv kimenete olyan formában is rendelkezésre állhat, mint a Soros Vector Format (SVF), amelyet a tesztberendezés hajt végre.

Hibakeresés a DFT szolgáltatások használatával

Amellett, hogy hasznosak a "go / no go" tesztelés gyártásában, a szkennelési láncok felhasználhatók a chip-tervek "hibakeresésére". Ebben az összefüggésben a chipet normál "funkcionális módban" gyakorolják (például egy számítógép vagy mobiltelefon chip végrehajthatja az összeszerelési nyelv utasításait). A chip órát bármikor meg lehet állítani, és a chip újra konfigurálható "teszt üzemmódba". Ezen a ponton a teljes belső állapot kiolvasható, vagy bármilyen kívánt értékre beállítható a letapogató láncok segítségével. A beolvasás másik felhasználása a hibakeresés elősegítéséhez az összes memória elem kezdeti állapotában történő beolvasása, majd a funkcionális módba való visszatérés a rendszer hibakeresésének végrehajtásához. Ennek előnye, hogy a rendszert ismert állapotba hozza anélkül, hogy sok óracikluson menne keresztül. A letapogató láncoknak az óravezérlő áramkörökkel történő használata a logikai tervezés kapcsolódó alfegyelemét képezi, amelyet „Design for Debug” -nak vagy „Design for Debuggability-nek” hívnak.

Lásd még

Irodalom

  • IEEE Std 1149.1 (JTAG) Testability Primer A Design-to-Test technikai bemutatója, amelynek középpontjában a JTAG és a Border Scan
  • VLSI tesztelési alapelvek és architektúrák , készítette: LT Wang, CW Wu és XQ Wen, 2. fejezet, 2006. Elsevier.
  • Elektronikus tervezés automatizálása az integrált áramkörökhöz , Lavagno, Martin és Scheffer, ISBN  0-8493-3096-3 , az elektronikus tervezés automatizálása területének áttekintése . Ezt az összefoglalót (engedélyével) az I. kötet 21. fejezetének ( Design For Test ) készítette, Bernd Koenemann.
  1. ^ Ben-Gal I., Herer Y. és Raz T. (2003). "Az önjavító ellenőrzési eljárás ellenőrzési hibák alatt" (PDF) . IIE Tranzakciók a minőségről és a megbízhatóságról, 34 (6), 529-540.
  2. ^ "A hibakeresés tervezése: a ki nem mondott követelmény a chipek kialakításában" , Ron Wilson, EDN cikk, 2007.6.21.

Külső linkek