Projekt do testowania - Design for testing

Projekt do testowania lub projektowania dla sprawdzalności ( DFT ) składa się z projektowania układów scalonych technik, które dodają funkcje testowych i ich kryteriów do projektowania produktu sprzętu. Te dodatkowe funkcje ułatwiają opracowanie i zastosowanie testów produkcyjnych do zaprojektowanego sprzętu. Celem testów produkcyjnych jest do sprawdzania, czy sprzęt Produkt nie zawiera błędami wykonawczymi, które mogłyby mieć niekorzystny wpływ na prawidłowe funkcjonowanie produktu.

Testy są stosowane w kilku etapach w produkcji sprzętu przepływu, a dla niektórych produktów mogą być również wykorzystywane do utrzymania sprzętu w środowisku klienta. Testy są zazwyczaj napędzane programów badawczych , które wykonują za pomocą automatycznego urządzenia testowego (ATE), lub, w przypadku utrzymania systemu, wewnątrz układu zmontowanego samego. Oprócz znalezienia i wskazujący na obecność wad (czyli test nie powiedzie się), testy mogą być w stanie zalogować informacji diagnostycznych o naturze z napotkanych test nie powiedzie się. Informacje diagnostyczne mogą być używane do zlokalizowania źródła awarii.

Innymi słowy, reakcja wektory (wzory) z dobrą obwodzie w porównaniu z odpowiedzią wektorów (przy użyciu tego samego wzoru) od urządzenia (DUT badanego). Jeśli odpowiedź jest taka sama lub zapałki, obwód jest dobry. W przeciwnym razie, obwód nie jest wytwarzany zgodnie z przeznaczeniem.

DFT odgrywa ważną rolę w rozwoju programów badawczych i jako interfejs dla aplikacji testowej i diagnostyki. Automatyczne generowanie wzór testowy lub ATPG, jest o wiele łatwiejsze, jeśli odpowiednie przepisy i sugestie DFT zostały wdrożone.

Historia

DFT techniki były wykorzystywane co najmniej od wczesnych dni sprzętu elektrycznego / elektronicznego przetwarzania danych. Wczesne przykłady od 1940 / 50s są przełączniki i przyrządy, które pozwoliły inżynierowi „skanowania” (to znaczy selektywnego sondy) napięcie / prąd w niektórych wewnętrznych węzłów w komputerze analogowym [skanowania analogowy]. DFT często wiąże się ze zmianami konstrukcyjnych, które zapewniają lepszy dostęp do poszczególnych elementów układu wewnętrznego tak, że lokalny stan wewnętrzny może być regulowany ( sterowalności ) i / lub obserwacji ( obserwowanie ) z większą łatwością. Modyfikacje konstrukcyjne mogą być ściśle postaci fizycznej (na przykład dodając do fizycznego sondy z sieci), i / lub dodanie składników aktywnych obwodów ułatwić sterowalności / obserwowanie (na przykład włożenie multiplekser do sieci). Choć sterowalności i obserwowalności ulepszenia dla elementów obwodów wewnętrznych na pewno są ważne dla testu, nie są jedynym rodzajem DFT. Inne wytyczne, na przykład do czynienia z elektromechanicznych cech interfejsu między produktem badanym i wyposażenia badawczego. Przykładami są wytyczne dotyczące wielkości, kształtu i rozmieszczenia punktów sondy lub sugestii dodać stan wysokiej impedancji do sterowników przyłączonych do sondowanych sieci tak, że ryzyko uszkodzenia od tylnej napędowy jest ograniczone.

Przez lata przemysł rozwinął i używane szeroką gamę mniej lub bardziej szczegółowymi i mniej lub bardziej formalnych wytycznych dotyczących pożądanych zmian obwodów i / lub obowiązkowych DFT. Wspólne rozumienie DFT w kontekście Electronic Design Automation (EDA) dla nowoczesnych mikroelektroniki kształtuje w dużej mierze od możliwości komercyjnych narzędzi programowych DFT jak również wiedzy i doświadczenia zawodowego społeczności inżynierów DFT badania, rozwój i za pomocą takich narzędzi. Znaczna część związaną ciała DFT wiedzy koncentruje się na układach cyfrowych podczas DFT dla układów mieszanych sygnałów analogowych / trwa trochę z tylnym siedzeniu.

Cele DFT dla produktów mikroelektroniki

DFT wpływa i zależy od metod stosowanych dla rozwoju testowej aplikacji testowej i diagnostyce.

Większość narzędzie obsługiwane DFT praktykowane w przemyśle dzisiaj, przynajmniej dla układów cyfrowych, opiera się na strukturalnych testowym paradygmatu. Test strukturalna sprawia, że nie ma bezpośredniego próbę określenia, czy ogólna funkcjonalność układu jest poprawne. Zamiast tego stara się upewnić, że układ został zmontowany poprawnie z niektórych bloków niskopoziomowych jak określono w strukturalnej netlist . Na przykład, są określone bramek logicznych obecny, działa prawidłowo i jest prawidłowo podłączony? Zastrzeżenie, że jeżeli netlist jest poprawne, a badanie strukturalne potwierdziło prawidłowy montaż elementów obwodów, to układ powinien być prawidłowo funkcjonować.

Należy zauważyć, że jest to bardzo różni się od testów funkcjonalnych , które próbuje potwierdzić, że obwód pod funkcji testowych zgodnie ze specyfikacją funkcjonalnej. Jest to ściśle związane z funkcjonalnego weryfikacji problemu ustalenie, czy określony przez obwód netlist spełnia specyfikacje funkcjonalne, przy założeniu, że jest zbudowany prawidłowo.

Jedną z korzyści z strukturalnych paradygmatu jest to pokolenie test może skupić się na testowaniu ograniczoną liczbę stosunkowo prostych elementów obwodu zamiast do czynienia z gwałtownie eksploduje wielość funkcjonalnych stanów i przejść państwowych. Podczas wykonywania zadania testowania pojedynczej bramki logicznej w czasie brzmi prosto, nie jest przeszkodą do pokonania. Dla dzisiejszych wysoce skomplikowanych wzorów, większość bramy są głęboko osadzone, podczas gdy sprzęt testowy jest podłączony tylko do głównego wejścia / wyjścia (I / O) i / lub pewnych fizycznych punktów testowych. Wbudowane bramy, a więc muszą być manipulowane przez interweniowanie warstwy logiki. Jeśli logika interwencji zawiera elementy publiczne, a następnie wystawienie gwałtownie eksploduje przestrzeni stan przejściowy sekwencjonowania i państwowej tworzy nierozwiązywalny problem, dla pokolenia testowym. Aby uprościć generację testową, DFT rozwiązuje problem dostępności usuwając potrzebę skomplikowanych sekwencji przejściowych państwowych gdy stara się kontrolować i / lub obserwować, co dzieje się w pewnym wewnętrznym elemencie obwodu. W zależności od wyborów dokonanych DFT podczas projektowania obwodów / wdrożenia, generowanie testów strukturalnych dla złożonych układów logicznych może być mniej lub bardziej zautomatyzowany lub self-zautomatyzowane [1] . Jednym z kluczowych celów metod DFT, a więc jest umożliwienie projektantom kompromisów pomiędzy ilości i rodzaju powłoki i kosztów / korzyści (czas, wysiłek, jakość) zadania generacji testów.

Inną korzyścią jest to, aby zdiagnozować obwód w przypadku jakichkolwiek problemów pojawia się w przyszłości. Jej jak dodawanie niektórych funkcji lub przepisy w zakresie projektowania, dzięki czemu urządzenie może być testowany w przypadku jakiejkolwiek usterki w trakcie jej użytkowania.

patrząc w przyszłość

Jednym z wyzwań dla branży nadąża z szybkim postępem w technologii mikroprocesorowej (I / O count / rozmiar / placement / rozstaw, że prędkość O, wewnętrzny / speed / power, kontrola termiczna / Ilość obwód, etc.) bez zmuszania do nieustannie doskonalimy wyposażenia badawczego. Nowoczesne techniki DFT, a więc mamy do zaoferowania opcje, które pozwalają chipy nowej generacji i zespoły mają być testowane na istniejącym sprzęcie testowym i / lub zmniejszenia wymagań / koszt nowego sprzętu testowego. W rezultacie techniki DFT są stale aktualizowane, takie jak włączenie kompresji, w celu upewnienia się, że czasy aplikacji tester pobyt w pewnych granicach dyktowanych przez cel kosztów dla produktów objętych testem.

Diagnostyka

Specjalnie dla zaawansowanych technologiach półprzewodnikowych, można spodziewać się, że niektóre z frytkami na każdej wyprodukowanej wafla zawierać wady, które czynią je niefunkcjonalne. Podstawowym celem badań jest znalezienie i oddzielić te wióry nie funkcjonalnie od tych, w pełni funkcjonalne, co oznacza, że jeden lub więcej odpowiedzi uchwycone przez tester z chipem niefunkcjonalnych badanego różni się od oczekiwanej odpowiedzi. Procent wiórów, które nie przeszły testu, a więc powinny być ściśle związany z przewidywanym wydajnością funkcjonalnych dla danego typu wiórów. W rzeczywistości jednak nie jest niczym niezwykłym, że wszystkie żetony nowego typu chipów przybyciu na podłodze testu po raz pierwszy fail (tzw sytuacja zerowej wydajności). W takim przypadku, wióry muszą przejść przez proces debugowania, który stara się zidentyfikować przyczynę sytuacji zerowej plastyczności. W innych przypadkach, test upadku out (procent test nie powiedzie się) może być wyższe niż oczekiwano / akceptowalne lub wahać się nagle. Ponownie, chipy mają być poddawane procesowi analizy w celu określenia przyczyny nadmiernego odpadnięciami-out.

W obu przypadkach istotne informacje o charakterze bazowym problemu może być ukryte w drodze żetony zawieść podczas testu. Aby ułatwić lepszą analizę, dodatkowe informacje nie poza zwykłą pass / fail są zbierane w dzienniku nie powiedzie. Rejestr nie zawiera zwykle informacje o tym, kiedy (na przykład cykl tester), gdzie (np, na jakim kanale Tester) oraz w jaki sposób (na przykład, wartość logiczna) test zakończył się niepowodzeniem. Diagnostyka próbować czerpać z rejestru, w którym logicznym fail / fizyczne położenie wewnątrz układu najprawdopodobniej zaczął się problem. Przez uruchomienie dużej liczby awarii poprzez procesie diagnostycznym, zwanych diagnostyki ilościowym systematyczne błędy mogą zostać zidentyfikowane.

W niektórych przypadkach (np Płytki drukowane , moduły Multi-Chip (MCMS), wbudowany lub autonomicznego wspomnienia ) to może być możliwe, aby naprawić uszkodzonego obwodu badanego. Z tego diagnostyki przeznaczenia musi szybko znaleźć jednostkę uszkodzoną i stworzyć dzieło zamówienie do naprawy / wymiany uszkodzonej jednostki.

metody DFT może być bardziej lub mniej diagnostyka w obsłudze. Związane z tym cele DFT są w celu ułatwienia / uproszczenia nie gromadzenie danych oraz diagnostykę w stopniu, który może umożliwić inteligentna analiza awarii (FA) doborze próby, jak również poprawy opłacalności, dokładność, szybkość i przepustowość diagnostyki i FA.

projekt skanowania

Najczęstszym sposobem dostarczania danych z prób wejścia wiórów wewnętrznych obwodów badanego (frakcje, na krótko), a przy tym ich wyjść, jest nazywany skanowania konstrukcji. SCAN-design, rejestry ( klapki lub zasuwki) w konstrukcji są połączone w jednym lub więcej skanowania łańcuchów , które są używane do uzyskania dostępu do wewnętrznych węzłach układu. Wzorce testowe są przesunięte przez łańcuch (a) skanowania funkcjonalne sygnały zegarowe pulsowane testować obwód w czasie „cyklu (ów) do przechwytywania”, a wyniki są wypchnięte do styków wyjściowych chipów i porównywana z oczekiwaną „dobry machine”wyniki.

Prosta aplikacja technik skanowania może doprowadzić do dużych zestawów wektora odpowiadającego długo tester i zapotrzebowanie na pamięć. Test kompresji techniki rozwiązać ten problem, przez dekompresję wejście skanowania na chipie i kompresji wyjścia testowego. Duże zyski są możliwe, ponieważ każdy szczególności badanie wektor zwykle musi tylko ustawić i / lub badać niewielki ułamek skanowania bitów łańcucha.

Wynikiem projektu skanowania mogą być dostarczone w postaci, takich jak seryjny formacie wektorowym (SVF), które mają być wykonywane przez urządzenia testowego.

Debug użyciu funkcje DFT

Oprócz tego, że przydatne do produkcji „go / no go” testowanie, łańcuchy skanowania mogą być również wykorzystywane do „debug” projekty chipowe. W tym kontekście, chip jest wykonywana w normalnym trybie „funkcjonalnej” (na przykład, chip komputerowy lub telefonii komórkowej może wykonać instrukcje asemblerze). W każdej chwili, zegar chip może być zatrzymany, a chip ponownie skonfigurowany w trybie „test”. W tym momencie pełny stan wewnętrzny można dumpingowych lub ustawić na dowolne wartości, przy użyciu łańcuchów skanowania. Innym zastosowaniem skanowania do pomocy debug obejmuje skanowanie w stanie początkowym do wszystkich elementów pamięci, a następnie wrócić do trybu funkcjonalnego systemu do wykonywania debugowania. Zaletą jest to, aby doprowadzić system do znanego stanu, bez przechodzenia przez wiele cykli zegarowych. Takie użycie łańcuchów skanowania, wraz ze schematami obwodów sterowania zegar jest powiązany sub-dyscyplina projektowania logicznego o nazwie „Design for Debug” lub „Design for Debuggability”.

Zobacz też

Referencje

  • IEEE Std 1149,1 (JTAG) Testability Primer Prezentacja techniczna na Design-dla-Test na środku i Boundary Scan JTAG
  • VLSI Zasady testowe i architektur , by LT Wang, CW i XQ Wu Wen, rozdział 2, 2006. Elsevier.
  • Elektroniczne Automatyka Design For Integrated Circuits Handbook , przez Lavagno, Martin i Scheffer, ISBN  0-8493-3096-3 sondażu z dziedziny Electronic Design Automation . To podsumowanie pochodzi (z pozwoleniem) z tom I, rozdział 21, projekt do badania , Bernd Koenemann.
  1. ^ Ben-Gal I., Herer Y. i Raz T. (2003). „Self-korygowanie błędów procedurę kontrolną pod kontroli” (PDF) . IIE Transakcje na jakość i niezawodność, 34 (6), ss. 529-540.
  2. ^ "Projektowanie dla debugowania: niewypowiedziane imperatyw chip design" artykule Ron Wilson, EDN, 6/21/2007

Linki zewnętrzne