RISC Single Chip - RISC Single Chip
Den RISC Single Chip , eller RSC är en single chip mikroprocessor utvecklats och tillverkas av International Business Machines (IBM). RSC var en funktionsreducerad single-chip-implementering av POWER1 , en multi-chip central processorenhet (CPU) som implementerade POWER instruktionsuppsättningsarkitekturen (ISA). Den användes i arbetsstationsmodeller på startnivå i IBM RS/6000- familjen, till exempel modell 220 och 230.
RSC arbetade med frekvenser på 33 och 45 MHz. Den har tre exekveringsenheter : en fixpunktsenhet , flytande punktenhet och grenprocessor; och en 8 KB enhetlig instruktion och datacache. Precis som POWER1, var minneskontrollern och I/O tätt integrerade, med de funktionella enheterna som är ansvariga för funktionerna: en minnesgränssnittsenhet och en sekvensenhet; som bor på samma matris som processorn. RSC innehåller nio funktionella enheter: fixpunktsenhet (FXU), floating-point exekveringsenhet (FPU), minneshanteringsenhet (MMU), minnesgränssnittsenhet (MIU), sequencer-enhet, gemensam processor på chip ( COP), instruktionshämtningsenhet och instruktionskö och sändningsenhet.
Fixpunktenheten kör heltalsinstruktioner , genererar adresser i lastlagringsoperationer och några delar av filialinstruktioner. Den har en trestegs pipeline som består av avkodnings- , exekverings- och återställningssteg . Vissa instruktioner kräver flera cykler i exekveringsskedet innan de är klara.
Flytpunktenheten utför instruktioner för flytande punkter. Till skillnad från POWER1 har RSC inte möjlighet att byta namn på register på grund av ett begränsat matrisområde som enheten måste passa in i. För att ytterligare spara matrisområdet är floating point multiply-add array 32 bitar bred. För att utföra 64-bitars ( dubbelprecision ) operationer delas operanderna i två och instruktionen passerar två gånger genom multiply-add-arrayen. Flytpunktens pipeline består av fyra steg, avkoda , multiplicera , lägga till och skriva tillbaka .
RSC har en 8 KB enhetlig cache istället för separat instruktion och stora datacacher som POWER1. Den enhetliga cacheminnet är tvåvägsuppsättningsassociativ och använder en lagringspolicy utan att ladda om en missad butik och en minst nyligen använd (LRU) ersättningspolicy. Den har en cachelinjestorlek på 64 byte, och varje cachelinje är indelad i fyra quadwords (16 bytes), där varje quadword har sin egen giltiga bit i cachemappen. Under varje cykel kan fyra ord läsas från den och två dubbelord kan skrivas till den.
Minnesdatabussen är 72 bitar bred, med 64 bitar som används för datavägen och 8 bitar som används för felkorrigeringskod (ECC). Minnesgränssnittsenheten hanterar bussen och utför ECC -kontroller av data som kommer in i processorn. ECC-logiken kan korrigera enkelbitfel. Jämfört med POWER1 är RSC -minnesdatabussen smalare och använder branschstandard -SIMM istället för anpassade minneskort.
RSC innehöll cirka en miljon transistorer på en 14,9 mm gånger 15,2 mm (226,48 mm 2 ) die tillverkas av IBM i en komplementär metall-oxidhalvledare (CMOS) process med en minimal funktion storlek av 0,8 ^ m och tre nivåer av ledningar. Den är förpackad i en 36 mm x 36 mm keramisk stiftsystemmodul som hade 201 signalstift. Den krävde en 3,6 volt strömförsörjning och förbrukade 4 watt under drift vid 33 MHz.
Se även
- PowerPC 601 som i huvudsak var en billigare och mindre kraftfull version av RSC med några PowerPC -instruktioner tillagda.
- RAD6000 som är en strålningshärdad version av RSC.
Referenser
- Moore, CR, Balser, DM, Muhich, JS och East, RE (1992). "IBM Single Chip RISC Processor (RSC)" (PDF) . Proceedings of the 1991 IEEE International Conference on Computer Design on VLSI in Computer & Processors . IEEE Computer Society. s. 200–204. ISBN 978-0-8186-3110-8. Arkiverad från originalet (PDF) den 4 oktober 2013.CS1 -underhåll: flera namn: författarlista ( länk )
