Unibus - Unibus
| Unibus | |
 Backplane Unibus (esquerda) e duas placas de circuito impresso
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| Ano de criação | 1969 |
|---|---|
| Criado por | Digital Equipment Corporation |
| Largura em bits | 18 endereços, 16 dados |
| Estilo | Paralelo |
O Unibus foi o primeiro de vários projetos de barramento de computador e backplane usados com o PDP-11 e os primeiros sistemas VAX fabricados pela Digital Equipment Corporation (DEC) de Maynard , Massachusetts . O Unibus foi desenvolvido por volta de 1969 por Gordon Bell e o estudante Harold McFarland enquanto estava na Carnegie Mellon University .
O nome se refere à natureza unificada do ônibus; O Unibus foi utilizado tanto como um barramento de sistema, permitindo que a unidade de processamento central se comunique com a memória principal , quanto como um barramento periférico , permitindo que os periféricos enviem e recebam dados. A unificação desses barramentos antes separados permitiu que dispositivos externos executassem facilmente o acesso direto à memória (DMA) e tornou a construção de drivers de dispositivo mais fácil, pois o controle e a troca de dados eram todos feitos por meio de E / S mapeada em memória .
O Unibus era fisicamente grande, o que levou à introdução do Q-bus , que multiplexava alguns sinais para reduzir a contagem de pinos. Os sistemas PDP de alto desempenho usavam Fastbus, essencialmente dois Unibusses em um. O sistema foi posteriormente suplantado pelo Massbus , um barramento de E / S dedicado introduzido no VAX e no modelo anterior PDP-11s.
Especificações técnicas
O Unibus consiste em 72 sinais, geralmente conectados por meio de dois conectores de borda de 36 vias em cada placa de circuito impresso . Sem contar as linhas de energia e aterramento, geralmente é chamado de barramento de 56 linhas. Ele pode existir em um painel traseiro ou em um cabo. Até 20 nós (dispositivos) podem ser conectados a um único segmento Unibus; segmentos adicionais podem ser conectados por meio de um repetidor de barramento .
O barramento é totalmente assíncrono , permitindo uma mistura de dispositivos rápidos e lentos. Ele permite a sobreposição da arbitragem (seleção do próximo barramento mestre ) enquanto o barramento mestre atual ainda está realizando transferências de dados. As 18 linhas de endereço permitem o endereçamento de no máximo 256 KB . Normalmente, os 8 KB superiores são reservados para os registros dos dispositivos de E / S mapeados na memória usados na arquitetura PDP-11.
O design minimiza deliberadamente a quantidade de lógica redundante necessária no sistema. Por exemplo, um sistema sempre contém mais dispositivos escravos do que dispositivos mestres, portanto, a maior parte da lógica complexa necessária para implementar transferências de dados assíncronas é forçada para os relativamente poucos dispositivos mestres. Para interrupções, apenas o processador de campo de interrupção precisa conter a lógica de temporização complexa. O resultado é que a maioria dos controladores de E / S pode ser implementada com lógica simples e a maior parte da lógica crítica é implementada como um IC MSI personalizado .
Pinagem
| Número | Nome | Modelo | Descrição |
|---|---|---|---|
| 18 | A00-A17 | 1 | Linhas de Endereço |
| 16 | D00-D15 | 1 | Linhas de Dados |
| 4 | BR4-BR7 | 1 | Solicitações de ônibus (interrupção) nas prioridades 4 (mais baixa) a 7 (mais alta) |
| 4 | BG4-BG7 | 2 | Concessões de ônibus (interrupção) nas prioridades 4 (mais baixa) a 7 (mais alta) |
| 1 | NPR | 1 | Pedido sem processador (DMA) |
| 1 | NPG | 2 | Concessão de não processador (DMA) |
| 1 | MSYNC | 1 | Master Sync |
| 1 | SSYNC | 1 | Slave Sync |
| 1 | BBSY | 1 | Bus Ocupado |
| 1 | SACO | 1 | Seleção Reconhecer |
| 1 | INICIAR | 1 | Bus Init |
| 1 | INTR | 1 | Pedido de Interrupção |
| 1 | PA | 1 | Controle de paridade |
| 1 | PB | 1 | Controle de paridade |
| 2 | C0-C1 | 1 | Linhas de Controle |
| 1 | ACLO | 3 | AC baixo |
| 1 | DCLO | 3 | DC Low |
| 2 | + 5v | - | Linhas de energia (não contadas como parte das 56) |
| 14 | Gnd | - | Linhas terrestres (não contadas como parte das 56) |
As linhas do tipo 1 são um barramento OR com fio multissender normal com resistores pull-up em cada extremidade do barramento, normalmente em uma placa terminadora .
As linhas do tipo 2 são propagadas seletivamente por cada cartão para o próximo slot - se o cartão quiser manter a concessão do pedido, ele ativará a linha SACK e não propagará o pedido para o próximo slot. Se um slot estiver vazio, é necessário instalar uma "placa de continuidade de concessão" no slot para propagar os quatro sinais tipo 2 para a próxima placa.
Os sinais do tipo 3 são gerados pela fonte de alimentação e possuem apenas um emissor. Eles avisam os dispositivos no barramento quando a energia está prestes a cair, para que esses dispositivos possam executar um desligamento ordenado e desabilitar operações para evitar gravações espúrias.
As duas linhas de controle (C0 e C1) permitiram a seleção de quatro ciclos de transferência de dados diferentes:
- DATI (entrada de dados, uma leitura)
- DATIP (Data In / Pause, a primeira parte de uma operação de leitura-modificação-gravação. Uma operação DATO ou DATOB completa isso.)
- DATO (Data Out, uma palavra escrita)
- DATOB (Data Out / Byte, uma escrita de byte)
- Durante um ciclo de interrupção, um quinto estilo de transferência foi automaticamente invocado para transmitir um vetor de interrupção do dispositivo de interrupção para o processador de campo de interrupção .
