Gerenciamento de energia de estado ativo - Active State Power Management

O gerenciamento de energia de estado ativo ( ASPM ) é um mecanismo de gerenciamento de energia para dispositivos PCI Express para obter economia de energia enquanto em um estado totalmente ativo. Predominantemente, isso é obtido por meio do gerenciamento de energia do link de estado ativo; ou seja, o link serial PCI Express é desligado quando não há tráfego por ele. É normalmente usado em laptops e outros dispositivos móveis de Internet para estender a vida útil da bateria.

Conforme os dispositivos de barramento PCIe com base serial , como IEEE1394 (FireWire), tornam-se menos ativos, é possível que o sistema de gerenciamento de energia do computador aproveite a oportunidade para reduzir o consumo geral de energia colocando o link PHY em um modo de baixa energia e instruindo outros dispositivos no link para seguir o exemplo. Isso geralmente é gerenciado pelo software de gerenciamento de energia do sistema operacional ou por meio do BIOS , portanto, configurações diferentes podem ser definidas para o modo de bateria do laptop em comparação com a execução do carregador de bateria . O modo de baixa energia geralmente é obtido reduzindo ou até parando o clock do barramento serial, bem como possivelmente desligando o próprio dispositivo PHY.

Embora o ASPM traga uma redução no consumo de energia, ele também pode resultar em aumento da latência, pois o barramento serial precisa ser 'acordado' do modo de baixa energia, possivelmente reconfigurado e o link host-dispositivo restabelecido. Isso é conhecido como latência de saída ASPM e leva um tempo valioso, o que pode ser irritante para o usuário final se for muito óbvio quando ocorre. Isso pode ser aceitável para computação móvel, entretanto, quando a vida da bateria é crítica.

Atualmente, dois modos de baixo consumo de energia são especificados pela especificação PCIe 2.0; Modo L0s e L1. L0s se refere à configuração do modo de baixo consumo de energia para uma direção do link serial apenas, geralmente downstream do controlador PHY. L1 desliga o link PCIe completamente, incluindo o sinal de clock de referência, até que um sinal dedicado (CLKREQ #) seja declarado, e resulta em maiores reduções de energia, embora com a penalidade de maior latência de saída.

Veja também

links externos

  • "Especificações PCI Express" . PCI-SIG .
  • "Opcionalidade ASPM (afetando PCIe Base Specification Revisão 2.1)" (PDF) . PCI-SIG . 19/06/2009. Arquivado do original (PDF) em 27/06/2016 . Recuperado 2016-07-16 .