Jäsennelty ASIC-alusta - Structured ASIC platform

Strukturoitu ASIC on välitekniikka ASIC: n ja FPGA: n välillä, ja tarjoaa korkean suorituskyvyn, ASIC: n ominaisuuden ja alhaiset NRE- kustannukset, FPGA: n ominaisuuden. Strukturoidun ASIC: n avulla tuotteet voidaan tuoda nopeasti markkinoille, olla edullisempia ja suunnitella helposti.

FPGA: ssa yhdyskytkennät ja loogiset lohkot ovat ohjelmoitavissa valmistumisen jälkeen, mikä tarjoaa suunnittelun joustavuuden ja helpon virheenkorjauksen prototyyppien valmistuksessa. FPGA-laitteiden kyky toteuttaa suuria piirejä on kuitenkin sekä koon että nopeuden suhteen rajoitettu ohjelmoitavan reitityksen monimutkaisuuden vuoksi ja ohjelmointielementtien, esim. SRAMien, MUX-laitteiden, käyttämä huomattava tila. Toisaalta ASIC-suunnitteluvirta on kallis. Jokainen erilainen malli tarvitsee kokonaisen erilaisen naamarisarjan. Jäsennelty ASIC on ratkaisu näiden kahden välillä. Sillä on periaatteessa sama rakenne kuin FPGA: lla, mutta se on peite-ohjelmoitavissa kenttä-ohjelmoitavan sijasta konfiguroimalla yksi tai useampi kerros metallikerrosten väliin. Jokainen SRAM-konfiguraatiobitti voidaan korvata valitsemalla metalli-kontaktien välinen vai ei.

Useat kaupalliset myyjät ovat ottaneet käyttöön jäsennellyt ASIC-tuotteet. Niillä on laaja konfiguroitavuusalue yhdestä kerroksesta 6 metalliin ja 6 kerrokseen. Alteran Hardcopy-II, eASICin Nextreme ovat esimerkkejä kaupallisista jäsennellyistä ASIC-tiedoista.

Katso myös

Viitteet

  • Chun Hok Ho et ai. - " Liukuluku FPGA: Arkkitehtuuri ja mallinnus "
  • Chun Hok Ho et ai. - " DOMAIN-SPECIFIC HYBRID FPGA: ARKKITEHTUURI JA KELPOISPISTEEN SOVELLUKSET "
  • Steve Wilton et ai. - " Syntetisoitava datapolku-suuntautunut upotettu FPGA-kangas "
  • Steve Wilton et ai. - " Syntetisoitava datapolku-suuntautunut upotettu FPGA-kangas piin virheenkorjaussovelluksiin "
  • Andy Ye ja Jonathan Rose - " Väyläpohjaisten yhteyksien käyttö kenttäohjelmoitavan porttiryhmän tiheyden parantamiseksi datapolkupiirien toteuttamisessa "
  • Ian Kuon, Aaron Egier ja Jonathan Rose - " FPGA: n suunnittelu, asettelu ja todentaminen automatisoitujen työkalujen avulla "
  • Ian Kuon, Russell Tessier ja Jonathan Rose - " FPGA-arkkitehtuuri: tutkimus ja haasteet "
  • Ian Kuon ja Jonathan Rose - " FPGA: n ja ASIC: n välisen kuilun mittaaminen "
  • Stephane Badel ja Elizabeth J. Brauer - " Rakennetun ASIC-kankaan toteutus kautta ohjelmoitavia differentiaalisia MCML-soluja "
  • Kanupriya Gulati, Nikhil Jayakumar ja Sunil P. Khatri - " Rakenteellinen ASIC-suunnittelumenetelmä pass-transistorin logiikkaa käyttämällä "
  • Hee Kong Phoon, Matthew Yap ja Chuan Khye Chai - " Erittäin yhteensopiva arkkitehtuurisuunnittelu optimaaliseen FPGA: n rakenteelliseen-ASIC-siirtoon "
  • Yajun Ran ja Malgorzata Marek-Sadowska - " Via-Configurable Logic Blocks -lohkojen suunnittelu tavalliseen kankaaseen "
  • R. Reed Taylor ja Herman Schrnit - "Tehokkuusrakenteisen ASIC: n luominen "
  • Jennifer L. Wong, Farinaz Kourshanfar ja Miodrag Potkonjak - " Joustava ASIC: Jaettu peittäminen useille mediaprosessoreille "

Ulkoiset linkit: eda.ee.ucla.edu/EE201A-04Spring/ASICslides.ppt