listados de instrucciones x86 - x86 instruction listings

El conjunto de instrucciones x86 se refiere al conjunto de instrucciones que admiten los microprocesadores compatibles con x86 . Las instrucciones suelen ser parte de un programa ejecutable , a menudo almacenado como un archivo de computadora y ejecutado en el procesador.

El conjunto de instrucciones x86 se ha ampliado varias veces, introduciendo registros y tipos de datos más amplios , así como nuevas funciones.

instrucciones enteras x86

A continuación se muestra el conjunto completo de instrucciones 8086/8088 de Intel (81 instrucciones en total). La mayoría, si no todas, de estas instrucciones están disponibles en modo de 32 bits; simplemente operan en registros de 32 bits ( eax , ebx , etc.) y valores en lugar de sus contrapartes de 16 bits ( ax , bx , etc.). Consulte también el lenguaje ensamblador x86 para obtener un tutorial rápido de esta familia de procesadores. El conjunto de instrucciones actualizado también se agrupa de acuerdo a la arquitectura ( i386 , i486 , i686 ) y más generalmente se refiere como (32-bit) x86 y (64-bit) x86-64 (también conocido como AMD64 ).

Instrucciones originales 8086/8088

if (DF==0) 
  *(byte*)DI++ = *(byte*)SI++; 
else 
  *(byte*)DI-- = *(byte*)SI--;

if (DF==0) 
  *(word*)DI++ = *(word*)SI++; 
else 
  *(word*)DI-- = *(word*)SI--;

Agregado en procesadores específicos

Añadido con 80186 / 80188

IN (E)AX, DX
MOV ES:[(E)DI], (E)AX
; adjust (E)DI according to operand size and DF

MOV (E)AX, DS:[(E)SI]
OUT DX, (E)AX
; adjust (E)SI according to operand size and DF

POP DI
POP SI
POP BP
POP AX ; no POP SP here, all it does is ADD SP, 2 (since AX will be overwritten later)
POP BX
POP DX
POP CX
POP AX

PUSH AX
PUSH CX
PUSH DX
PUSH BX
PUSH SP ; The value stored is the initial SP value
PUSH BP
PUSH SI
PUSH DI

PUSH 12h
PUSH 1200h

IMUL BX,12h
IMUL DX,1200h
IMUL CX, DX, 12h
IMUL BX, SI, 1200h
IMUL DI, word ptr [BX+SI], 12h
IMUL SI, word ptr [BP-4], 1200h

ROL AX,3
SHR BL,3

Agregado con 80286

Agregado con 80386

Agregado con 80486

Agregado con Pentium

Agregado con Pentium MMX

También se agregaron registros MMX e instrucciones de soporte MMX . Se pueden utilizar tanto para operaciones con enteros como en coma flotante, ver más abajo.

Agregado con AMD K6

AMD cambió el bit de detección de CPUID para esta función desde el K6-II en adelante.

Agregado con Pentium Pro

Agregado con Pentium II

Agregado con SSE

Agregado con SSE2

Agregado con SSE3

Agregado con SSE4.2

Agregado con x86-64

Agregado con AMD-V

Agregado con Intel VT-x

Agregado con ABM

LZCNT , POPCNT (POPulation CouNT): manipulación avanzada de bits

Agregado con BMI1

ANDN, BEXTR, BLSI, BLSMSK, BLSR, TZCNT

Agregado con BMI2

BZHI, MULX, PDEP, PEXT, RORX, SARX, SHRX, SHLX

Agregado con TBM

AMD introdujo TBM junto con BMI1 en su línea de procesadores Piledriver ; Los procesadores posteriores AMD Jaguar y basados ​​en Zen no son compatibles con TBM. Ningún procesador Intel (a partir de 2020) admite TBM.

Agregado con el conjunto de instrucciones CLMUL

Agregado con Intel ADX

instrucciones de coma flotante x87

Instrucciones originales 8087

Instrucción	Sentido	Notas
F2XM1	${\ Displaystyle 2 ^ {x} -1}$	más preciso que para x cercano a cero ${\ Displaystyle 2 ^ {x}}$
FABS	Valor absoluto
FADD	Agregar
FADDP	Agregar y hacer estallar
FBLD	Cargar BCD
FBSTP	Almacenar BCD y pop
FCHS	Cambiar signo
FCLEX	Excepciones claras
FCOM	Comparar
FCOMP	Comparar y hacer estallar
FCOMPP	Comparar y hacer estallar dos veces
FDECSTP	Disminuir el puntero de pila de coma flotante
FDISI	Deshabilitar interrupciones	8087 solamente, de lo contrario FNOP
FDIV	Dividir	Error de Pentium FDIV
FDIVP	Dividir y hacer estallar
FDIVR	Dividir invertido
FDIVRP	Divide invertido y pop
FENI	Habilitar interrupciones	8087 solamente, de lo contrario FNOP
GRATIS	Registro gratuito
FIADD	Sumar entero
FICOM	Comparar enteros
FICOMP	Comparar enteros y hacer estallar
FIDIV	División de enteros
FIDIVR	División de enteros invertida
FILD	Cargar entero
FIMUL	Multiplicar enteros
FINCSTP	Incrementar el puntero de pila de coma flotante
FINIT	Inicializar el procesador de punto flotante
PUÑO	Almacenar entero
FISTP	Almacenar enteros y pop
FISUB	Restar entero
FISUBR	Restar entero invertido
FLD	Carga de punto flotante
FLD1	Cargue 1.0 en la pila
FLDCW	Cargar palabra de control
FLDENV	Estado del entorno de carga
FLDENVW	Estado de entorno de carga, 16 bits
FLDL2E	Cargue el registro 2 (e) en la pila
FLDL2T	Cargue el registro 2 (10) en la pila
FLDLG2	Cargue el registro 10 (2) en la pila
FLDLN2	Cargue ln (2) en la pila
FLDPI	Cargar π en la pila
FLDZ	Cargue 0.0 en la pila
FMUL	Multiplicar
FMULP	Multiplica y explota
FNCLEX	Excepciones claras, sin esperas
FNDISI	Desactiva las interrupciones, no esperes	8087 solamente, de lo contrario FNOP
FNENI	Habilite las interrupciones, no espere	8087 solamente, de lo contrario FNOP
FNINIT	Inicialice el procesador de punto flotante, no espere
FNOP	No operacion
FNSAVE	Guarde el estado de la FPU, sin esperar, 8 bits
FNSAVEW	Guarde el estado de la FPU, sin esperar, 16 bits
FNSTCW	Almacene la palabra de control, no espere
FNSTENV	Almacene el entorno de FPU, no espere
FNSTENVW	Almacenar entorno FPU, sin espera, 16 bits
FNSTSW	Almacenar palabra de estado, no espere
FPATAN	Arctangente parcial
FPREM	Resto parcial
FPTAN	Tangente parcial
FRNDINT	Redondear a entero
FRSTOR	Restaurar estado guardado
FRSTORW	Restaurar estado guardado	Quizás no esté realmente disponible en 8087
FSAVE	Guardar estado de FPU
FSAVEW	Guardar estado de FPU, 16 bits
FSCALE	Escala por factor de 2
FSQRT	Raíz cuadrada
FST	Tienda de punto flotante
FSTCW	Almacenar palabra de control
FSTENV	Almacenar entorno FPU
FSTENVW	Almacenar entorno FPU, 16 bits
FSTP	Tienda y pop
FSTSW	Palabra de estado de la tienda
FSUB	Sustraer
FSUBP	Restar y hacer estallar
FSUBR	Resta inversa
FSUBRP	Resta inversa y pop
FTST	Prueba para cero
FWAIT	Espere mientras se ejecuta FPU
FXAM	Examinar indicadores de condición
FXCH	Registros de cambio
FXTRACT	Extraer exponente y significando
FYL2X	y  · log 2  x	si y  = log b  2 , entonces se calcula el logaritmo en base- b
FYL2XP1	y  · log 2  ( x +1)	más preciso que log 2  z si x está cerca de cero

Agregado en procesadores específicos

Agregado con 80287

Agregado con 80387

Agregado con Pentium Pro

• Variantes de FCMOV : FCMOVB, FCMOVBE, FCMOVE, FCMOVNB, FCMOVNBE, FCMOVNE, FCMOVNU, FCMOVU
• Variantes de FCOMI : FCOMI, FCOMIP, FUCOMI, FUCOMIP

Agregado con SSE

FXRSTOR, FXSAVE

Estos también son compatibles con los Pentium II posteriores que no tienen soporte SSE

Agregado con SSE3

FISTTP (conversión de x87 a enteros con truncamiento independientemente de la palabra de estado)

Instrucciones SIMD

Instrucciones MMX

Las instrucciones MMX operan en los registros mm, que tienen 64 bits de ancho. Se comparten con los registros de la FPU.

Instrucciones originales de MMX

Agregado con Pentium MMX

Instrucciones MMX agregadas en procesadores específicos

Instrucciones EMMI

Agregado con 6x86MX de Cyrix , obsoleto ahora

PAVEB, PADDSIW, PMAGW, PDISTIB, PSUBSIW, PMVZB, PMULHRW, PMVNZB, PMVLZB, PMVGEZB, PMULHRIW, PMACHRIW

Instrucciones MMX agregadas con MMX + y SSE

La siguiente instrucción MMX se agregó con SSE. También están disponibles en Athlon con el nombre MMX +.

Instrucciones MMX agregadas con SSE2

Las siguientes instrucciones MMX se agregaron con SSE2:

Instrucciones MMX agregadas con SSSE3

3D¡Ahora! instrucciones

Agregado con K6-2

FEMMS, PAVGUSB, PF2ID, PFACC, PFADD, PFCMPEQ, PFCMPGE, PFCMPGT, PFMAX, PFMIN, PFMUL, PFRCP, PFRCPIT1, PFRCPIT2, PFRSQIT1, PFRSQRT, PFSUB, PFSWDUBR, PREFU

3DNow! + Instrucciones

Añadido con Athlon y K6-2 +

PF2IW, PFNACC, PFPNACC, PI2FW, PSWAPD

Agregado con Geode GX

PFRSQRTV, PFRCPV

Instrucciones SSE

Agregado con Pentium III

Las instrucciones SSE operan en registros xmm, que tienen un ancho de 128 bits.

SSE consta de las siguientes instrucciones de punto flotante SSE SIMD:

• Las operaciones de bit a bit de coma flotante ANDPS, ANDNPS, ORPS y XORPS producen el mismo resultado que el entero SSE2 (PAND, PANDN, POR, PXOR) y los dobles (ANDPD, ANDNPD, ORPD, XORPD), pero pueden introducir una latencia adicional para el dominio. cambia cuando se aplican valores del tipo incorrecto.

Instrucciones SSE2

Agregado con Pentium 4

Instrucciones de punto flotante SSE2 SIMD

Instrucciones de movimiento de datos SSE2

Instrucciones aritméticas empaquetadas SSE2

Instrucciones lógicas SSE2

SSE2 comparar instrucciones

Instrucciones para barajar y desempaquetar SSE2

Instrucciones de conversión SSE2

• CMPSD y MOVSD tienen el mismo nombre que los mnemónicos de instrucción de cadena CMPSD (CMPS) y MOVSD (MOVS) ; sin embargo, los primeros se refieren a puntos flotantes escalares de precisión doble, mientras que los últimos se refieren a cadenas de palabras dobles .

Instrucciones SSE2 SIMD para números enteros

Instrucciones similares a SSE2 MMX extendidas a registros SSE

SSE2 permite la ejecución de instrucciones MMX en registros SSE, procesando el doble de la cantidad de datos a la vez.

Instrucciones de enteros SSE2 solo para registros SSE

Las siguientes instrucciones se pueden utilizar solo en registros SSE, ya que por su naturaleza no funcionan en registros MMX

Instrucciones SSE3

Agregado con Pentium 4 compatible con SSE3

Instrucciones de punto flotante SSE3 SIMD

Instrucciones de números enteros SSE3 SIMD

Instrucciones SSSE3

Agregado con la serie Xeon 5100 y el Core 2 inicial

Las siguientes instrucciones similares a MMX extendidas a los registros SSE se agregaron con SSSE3

Instrucciones SSE4

SSE4.1

Agregado con Core 2 fabricado en 45nm

Instrucciones de punto flotante SSE4.1 SIMD

SSE4.1 Instrucciones de números enteros SIMD

SSE4a

Agregado con procesadores Phenom

• EXTRQ / INSERTQ
• MOVNTSD / MOVNTSS

SSE4.2

Agregado con procesadores Nehalem

Instrucciones derivadas de SSE5

SSE5 fue una extensión SSE propuesta por AMD. El paquete no incluía el conjunto completo de instrucciones SSE4 de Intel, lo que lo convierte en un competidor de SSE4 en lugar de un sucesor. AMD decidió no implementar SSE5 como se propuso originalmente, sin embargo, se introdujeron extensiones SSE derivadas.

XOP

Introducido con el núcleo del procesador bulldozer, eliminado nuevamente de Zen (microarquitectura) en adelante.

Una revisión de la mayor parte del conjunto de instrucciones SSE5

F16C

Conversión de punto flotante de media precisión.

FMA3

Compatible con procesadores AMD a partir de la arquitectura Piledriver e Intel a partir de procesadores Haswell y procesadores Broadwell desde 2014.

Multiplica-suma fusionada (vector de punto flotante multiplica-acumula) con tres operandos.

FMA4

Compatible con procesadores AMD a partir de la arquitectura Bulldozer. No es compatible con ningún chip Intel a partir de 2017.

Multiplica-suma fusionada con cuatro operandos. FMA4 se realizó en hardware antes que FMA3.

AVX

AVX fue apoyado por primera vez por Intel con Sandy Bridge y por AMD con Bulldozer .

Operaciones vectoriales en registros de 256 bits.

AVX2

Introducido en la microarquitectura Haswell de Intel y la Excavadora de AMD .

Expansión de la mayoría de las instrucciones SSE y AVX de enteros vectoriales a 256 bits

AVX-512

Introducido en Intel Xeon Phi x200

Operaciones vectoriales en registros de 512 bits.

Fundación AVX-512

Instrucciones criptográficas

Instrucciones de Intel AES

6 nuevas instrucciones.

RDRAND y RDSEED

Instrucciones de Intel SHA

7 nuevas instrucciones.

Instrucciones indocumentadas

Instrucciones x86 sin documentar

Las CPU x86 contienen instrucciones indocumentadas que se implementan en los chips pero que no figuran en algunos documentos oficiales. Se pueden encontrar en varias fuentes de Internet, como la Lista de interrupciones de Ralf Brown y en sandpile.org

Instrucciones x87 sin documentar

FFREEP realiza FFREE ST (i) y pop stack

Ver también

• CLMUL
• RDRAND
• Extensiones de larrabee
• Extensiones vectoriales avanzadas 2
• Conjuntos de instrucciones de manipulación de bits
• CPUID

Referencias

enlaces externos

• Documentación gratuita de IA-32 y x86-64 , proporcionada por Intel
• Referencia de instrucciones y código de operación x86
• Referencia de instrucciones x86 y amd64
• Tablas de instrucciones: listas de latencias de instrucción, rendimientos y desgloses de microoperaciones para CPU Intel, AMD y VIA
• Lista de instrucciones de ensamblador de Netwide (de ensamblador de Netwide )