Eingebettetes Wafer-Level-Ball-Grid-Array - Embedded wafer level ball grid array

Embedded Wafer Level Ball Grid Array (eWLB) ist eine Verpackungstechnologie für integrierte Schaltkreise. Die Package-Interconnects werden auf einem künstlichen Wafer aus Siliziumchips und einer Vergussmasse aufgebracht.

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Prinzip eWLB

eWLB ist eine Weiterentwicklung der klassischen Wafer Level Ball Grid Array Technologie (WLB oder WLP: Wafer Level Package ). Die treibende Kraft hinter der eWLB-Technologie bestand darin, Fanout und mehr Platz für das Routing von Verbindungen zu ermöglichen.

Alle Prozessschritte zur Erzeugung des Packages werden auf dem Wafer durchgeführt. Dies ermöglicht im Vergleich zu klassischen Packaging-Technologien (zB Ball Grid Array ) die Erzeugung sehr kleiner und flacher Gehäuse mit hervorragender elektrischer und thermischer Leistung bei geringsten Kosten. Allen WLB-Technologien, die auf einem Siliziumwafer aufgebaut sind, ist gemeinsam, dass die Leiterbahnen (typischerweise Lötkugeln ) auf den Chip passen (sog. Fan-In-Design). Daher können nur Chips mit einer begrenzten Anzahl von Verbindungen verpackt werden.

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Querschnitt eWLB

Die eWLB-Technologie ermöglicht die Realisierung von Chips mit einer hohen Anzahl von Leiterbahnen. Das Package wird nicht wie beim klassischen Wafer Level Package auf einem Siliziumwafer erzeugt, sondern auf einem künstlichen Wafer. Dazu wird ein Front-End-bearbeiteter Wafer gewürfelt und die vereinzelten Chips auf einen Träger gelegt. Der Abstand zwischen den Chips kann frei gewählt werden, ist aber typischerweise größer als auf dem Siliziumwafer. Die Lücken und Kanten um die Chips werden nun mit einer Vergussmasse zu einem Wafer verfüllt. Nach dem Aushärten wird ein künstlicher Wafer erzeugt, der einen Formrahmen um die Dies zum Tragen zusätzlicher Verbindungselemente enthält. Nach dem Aufbau des künstlichen Wafers (der sogenannten Rekonstitution ) werden die elektrischen Verbindungen von den Chippads zu den Leiterbahnen wie bei jedem anderen klassischen Wafer Level Package in Dünnschichttechnik hergestellt.

Mit dieser Technologie können beliebig viele weitere Leiterbahnen in beliebiger Entfernung auf dem Gehäuse realisiert werden (Fan-Out-Design). Daher kann diese Wafer-Level-Packaging-Technologie auch für platzkritische Anwendungen verwendet werden, bei denen die Chipfläche nicht ausreichen würde, um die erforderliche Anzahl von Verbindungen in einem geeigneten Abstand zu platzieren. Die eWLB-Technologie wurde von Infineon , STMicroelectronics und STATS ChipPAC Ltd. entwickelt. Erste Komponenten wurden Mitte 2009 auf den Markt gebracht (Mobiltelefon).

Prozessschritte

  1. Laminieren von Folie auf Träger (Laminierwerkzeug)
  2. Chipplatzierung auf Wafer ( Pick-and-Place- Tool)
  3. Formen (Formpresse)
  4. Ablösen des Trägers (Ablösewerkzeug)
  5. Rekonstruierten Wafer umdrehen
  6. Kugeltropfen-Reflow- und Wafer-Test

Vorteile

  • Niedrige Kosten (Paket und Test)
  • Minimale seitliche Paketgröße und -höhe
  • Ausgezeichnete elektrische und thermische Eigenschaften
  • Anzahl der realisierbaren Interconnects auf dem Paket ist nicht beschränkt
  • Hohes Integrationspotenzial für Multi-Die- und Stacked Packages
  • Kommender Paketstandard

Nachteile

  • Inspektion und Reparatur schwierig, da Sichtkontrolle eingeschränkt
  • Mechanische Spannungen zwischen Gehäuse und Platine werden stärker übertragen als bei anderen Gehäusetechnologien

Siehe auch

Verweise

Externe Links