Halvleder intellektuel ejendoms kerne - Semiconductor intellectual property core

I elektronisk design er en halvleder -intellektuel ejendomskerne ( SIP -kerne ), IP -kerne eller IP -blok en genanvendelig enhed til design af logik, celle eller integreret kredsløb, der er en parts intellektuelle ejendomsret . IP -kerner kan licenseres til en anden part eller ejes og bruges af en enkelt part. Udtrykket kommer fra licensering af patent- eller kildekode -ophavsretten, der findes i designet. Designere af applikationsspecifikke integrerede kredsløb (ASIC) og systemer til feltprogrammerbar gate array (FPGA) logik kan bruge IP-kerner som byggesten.

Historie

Licensering og brug af IP -kerner i chipdesign blev almindelig praksis i 1990'erne. Der var mange licensgivere og også mange støberier, der konkurrerede på markedet. I 2013 er de mest licenserede IP -kerner fra Arm Holdings (43,2% markedsandel), Synopsys Inc. (13,9% markedsandel), Imagination Technologies (9% markedsandel) og Cadence Design Systems (5,1% markedsandel).

Typer af IP -kerner

Brugen af ​​en IP -kerne i chipdesign kan sammenlignes med brugen af ​​et bibliotek til computerprogrammering eller en diskret integreret kredsløbskomponent til printkortdesign . Hver er en genanvendelig komponent i designlogik med en defineret grænseflade og adfærd, der er blevet verificeret af dens skaber og er integreret i et større design.

Bløde kerner

IP -kerner tilbydes almindeligvis som syntetiserbar RTL på et hardware -beskrivelsessprog som Verilog eller VHDL . Disse er analoge med sprog på lavt niveau som C inden for computerprogrammering. IP -kerner leveret til chipdesignere som RTL tillader chipdesignere at ændre design på funktionsniveau, selvom mange IP -leverandører ikke giver nogen garanti eller support til modificerede designs.

IP-kerner tilbydes også undertiden som generiske netlister på gate-niveau . Den Netlist er en boolsk-algebra repræsentation af IP logiske funktion implementeret som generiske porte eller proces -specifikke standard celler . En IP -kerne implementeret som generiske porte kan kompileres til enhver procesteknologi. En netlist på gate-niveau er analog med en samlingskode- liste inden for computerprogrammering. En netlist giver IP -kerneleverandøren rimelig beskyttelse mod reverse engineering. Se også: design af integreret kredsløbslayout .

Både netlist og syntetiserbare kerner kaldes bløde kerner, da begge tillader en syntese , placering og routing ( SPR ) designflow.

Hårde kerner

Hårde kerner (eller hårde makroer) er analoge eller digitale IP -kerner, hvis funktion ikke kan ændres væsentligt af chipdesignere. Disse er generelt defineret som en lavere fysisk beskrivelse, der er specifik for en bestemt procesteknologi. Hårde kerner tilbyder normalt bedre forudsigelighed for chip timing ydeevne og område for deres særlige teknologi.

Analog og blandet signallogik distribueres generelt som hårde kerner. Derfor leveres analoge IP ( SerDes , PLL'er , DAC , ADC , PHY'er osv.) Til chipproducenter i transistor-layoutformat (f.eks. GDSII ). Digitale IP -kerner tilbydes undertiden også i layoutformat.

Lavt transistorlayout skal overholde målstøberiets procesdesignregler. Derfor kan hårde kerner, der leveres til et støberis proces, ikke let portes til en anden proces eller støberi. Købmandstøberi operatører (såsom IBM , Fujitsu , Samsung , TI osv.) Tilbyder forskellige hard-makro IP-funktioner bygget til deres egne støberiprocesser, hvilket hjælper med at sikre kundens lock-in .

Kilder til IP -kerner

Licenseret funktionalitet

Mange af de mest kendte IP -kerner er bløde mikroprocessordesign . Deres instruktionssæt varierer fra små 8-bit processorer, såsom 8051 og PIC , til 32-bit og 64-bit processorer, såsom ARM-arkitekturer eller RISC-V-arkitekturer . Sådanne processorer danner "hjernen" i mange integrerede systemer . De er normalt RISC -instruktionssæt frem for CISC -instruktionssæt som x86, fordi der kræves mindre logik. Derfor er designs mindre. Ydermere beskytter x86-lederne Intel og AMD deres processors designs intellektuelle ejendomsret stærkt og bruger ikke denne forretningsmodel til deres x86-64 linjer af mikroprocessorer .

IP -kerner er også licenseret til forskellige perifere controllere, f.eks. Til PCI Express , SDRAM , Ethernet , LCD -display , AC'97 -lyd og USB . Mange af disse grænseflader kræver både digital logik og analoge IP -kerner for at køre og modtage højhastigheds-, højspændings- eller højimpedanssignaler uden for chippen.

"Hardwired" (i modsætning til softwareprogrammerbare bløde mikroprocessorer beskrevet ovenfor) er digitale logiske IP -kerner også licenseret til faste funktioner såsom MP3 -lydafkodning, 3D GPU , digital videokode /afkodning og andre DSP -funktioner såsom FFT , DCT eller Viterbi -kodning.

Leverandører

Se også: Liste over halvleder -IP -kerneudbydere

IP-kerneudviklere og licensgivere spænder i størrelse fra enkeltpersoner til virksomheder med flere milliarder dollars. Udviklere, såvel som deres chipfremstillende kunder, er placeret over hele verden.

Silicon Intellectual Property ( SIP , Silicon IP ) er en forretningsmodel for et halvlederfirma, hvor det licenserer sin teknologi til en kunde som intellektuel ejendomsret . En virksomhed med en sådan forretningsmodel er en fabless halvledervirksomhed , der ikke leverer fysiske chips til sine kunder, men blot letter kundens udvikling af chips ved at tilbyde visse funktionelle blokke. Kunderne er typisk halvledervirksomheder eller moduludviklere med egen halvlederudvikling. Et firma, der ønsker at fremstille en kompleks enhed, kan licensere i rettighederne til at bruge en anden virksomheds velafprøvede funktionelle blokke, f.eks. En mikroprocessor , i stedet for at udvikle deres eget design, hvilket ville kræve ekstra tid og omkostninger.

Silicon IP -industrien har haft stabil vækst i mange år. De mest succesrige Silicon IP -virksomheder, ofte omtalt som Star IP, omfatter ARM Holdings og Rambus . Gartner Group estimerede den samlede værdi af salget relateret til silicium intellektuel ejendomsret til 1,5 milliarder dollar i 2005 med en årlig vækst forventet omkring 30%.

IP hærdning

IP-hærdning er en proces til at genbruge gennemprøvede designs og generere hurtige, tid-til-markedet-lav-risiko-i-fabrikationsløsninger til at levere intellektuel ejendomsret (IP) (eller Silicon intellektuel ejendomsret) til designkerner.

For eksempel er en digital signalprocessor (DSP) udviklet fra bløde kerner i RTL -format, og den kan målrettes mod forskellige teknologier eller forskellige støberier for at give forskellige implementeringer. Processen med IP-hærdning er fra blød kerne til at generere genanvendelige hårde (hardware) kerner. En hovedfordel ved en sådan hård IP er dens forudsigelige egenskaber, da IP'en er forudimplementeret, mens den giver fleksibilitet i bløde kerner. Det kan komme med et sæt modeller til simuleringer til verifikation.

Indsatsen for at hærde blød IP kræver anvendelse af kvaliteten af ​​målteknologien, designmål og metodologi. Den hårde IP er blevet bevist i målteknologien og applikationen. F.eks. Siges den hårde kerne i GDS II -format at rense i DRC ( designregelkontrol ) og LVS (se Layout Versus Schematic ). Det vil sige, at den kan overholde alle de regler, der kræves til fremstilling af det specifikke støberi.

Gratis og open source

Siden omkring 2000 har OpenCores.org tilbudt forskellige bløde kerner, for det meste skrevet i VHDL og Verilog . Alle disse kerner leveres under gratis og open-source software- licens, f.eks. GNU General Public License eller BSD-lignende licenser . Siden 2010 har initiativer som RISC-V forårsaget en massiv udvidelse af antallet af tilgængelige IP-kerner (næsten 50 inden 2019). Dette har været med til at øge samarbejdet om udvikling af sikre og effektive designs.

Se også

Referencer

eksterne links